RTL Designer (ASIC)

09 Февраля

Партнерские Вакансии

Компания "Инженерный Центр Ядро"

YADRO — российская технологическая компания, созданная в 2014 году и объединяющая направления разработки и производства вычислительных платформ, систем обработки и хранения данных, телекоммуникационного и сетевого оборудования, персональных и «умных» устройств, микропроцессорных ядер и fabless-разработку микропроцессоров. R&D‑центры расположены в Москве, Санкт‑Петербурге, Екатеринбурге, Нижнем Новгороде и Минске, есть собственное производство в Московской области и инновационное производство полного цикла ФАБ Дубна.

Общая численность сотрудников YADRO составляет более 6500 человек, большая часть которых (80%) инженеры различных профилей – авторы сотен патентов и статей.

АО «Инженерный Центр Ядро» — это центр разработки YADRO в Минске, который был открыт в апреле 2023г., и на сегодняшний день наша команда — это более 120 инженеров.

В команду логического дизайна ищем RTL-дизайнеров разного уровня. Вас ждут масштабные проекты, задачи по разработке IP-модулей, и интеграции собственных и сторонних IP на стадии логического дизайна СнК (SoC). Ждем кандидатов с опытом разработки RTL, опытом логического синтеза, знакомством с DFT. Приветствуем также FPGA-разработчиков, желающих прийти в разработку RTL для ASIC синтеза.

Чем предстоит заниматься:

• Разработка и интеграция сложных функциональных модулей для ASIC;
• Подготовка необходимых вспомогательных блоков, таких как AXI Data Width Converter, AXI CDC bridge, APB CDC Bridge;
• Подготовка перечня необходимых блоков памятей, их генерация и разработка wrappers для них;
• Анализ и подготовка RTL блоков для вставки DFT структур, участие в DFT имплементации;
• Разработка и отладка файлов временных ограничений SDC для функциональных и тестовых DFT режимов;
• Анализ результатов синтеза, оптимизация критических путей и устранение найденных ошибок и предупреждений;
• Взаимодействие с командой верификации при разработке интеграционных или нагрузочных тестов и в процессе прототипирования;
• Отладка возникающих проблем при моделировании сопровождаемой подсистемы или модуля на всех этапах имплементации, начиная от RTL до GDSII-netlist;
• Изучение документации и сопровождающих скриптов, передача рекомендации команде Backend и архитектору проекта;
• Оценка требований к пропускной способности шины данных и памяти (также и latency) со стороны интегрируемых блоков;
• Участие в проработке новых архитектурных решений SoC, например network-on-chip (NoC);
• Написание документации.

Мы ожидаем от будущего члена команды:

• Опыт разработки RTL для ASIC от 3 лет;
• Отличное знание Verilog/System Verilog;
• Опыт использования RTL симулятора от 3 лет (любой вендор);
• Знакомство с архитектурой современных процессоров, знание современных SoC интерфейсов (ACE, AXI);
• Владение скриптовыми языками (perl/python/tcl/shell scripting);
• Уверенный пользователь Linux;
• Знание английского языка на уровне чтения технической документации и умения вести переписку на технические темы;
• Опыт работы с системами контроля версий.

Дополнительно приветствуется:

• Знакомство с make и скриптовыми языками (perl/python/tcl/shell);
• Опыт программирования на C/asm;
• Опыт работы с ПЛИС от Altera и/или Xilinx и соответствующим программным обеспечением;
• Опыт с системами Continuous Integration.

Будем рады предложить:

• Стать частью амбициозной продуктовой компании, вносящей вклад в мировое инженерное сообщество, а также ежегодно увеличивающей долю рынка и финансовые показатели;
• Гибридный формат работы: рабочее место в светлом и комфортном офис с открытой террасой в БЦ Riviera по адресу: проспект Победителей, 106, г. Минск + удалённая работа из дома на корпоративном ноутбуке;
• Возможность выбрать удобные начало и окончание рабочего дня;
• Конкурентный уровень заработной платы (готовы по достоинству оценить ваши знания и опыт) + премирование по результатам работы;
• Возможность расти горизонтально и вертикально, а также в зависимости от результатов и интересов перемещаться между проектами и командами.